讲讲高速数字电台的基本参数及FPGA的设计与实现

0 　引言

MIMO2OFDM是目前研究上比较热门的技术之一。综合两者的优点 ,既能有效解决抗频率选择性衰落的问题 ,又可在不增加带宽的条件下成倍地提高通信系统的容量和频谱利用率 ,这为设计出一种高速传输的数字电台提供了可能。不过目前国内MIMO2OFDM技术的研究还处于起步阶段 ,真正得到应用的产品不多 ,多数是基于理论研究 ,本文介绍了一种针对频带利用率达到 2. 56bitP sP Hz 的数字电台中上变频模块基于 FPGA 的硬件实现方法 ,为其他硬件设计者提供参考。

1 　高速数字电台的基本参数

图1为采用了MIMO2OFDM编码调制技术的数字电台的发射机结构框图 ,上变频模块的位置为图中粗框黑体字所示。由于是多天线传输 ,信源先分解成分路信号 ,分别通过编码器(包括了信道编码和空时编码) 、 OFDM调制器后变成待发基带信号 ,最后经过上变频模块将中心频率搬移到射频 ,传输到多天线。

选定单天线传输速率为 RC (最终N路天线发送信息的速率可达到 N ×Rc ) ,调制方式采用 2MQAM(最高能达到的频带利用率为2M) ,编码采用打孔卷积编码和螺旋分层空时码 ,最终产生采样率为fs ,带宽为 F的基带信号送至上变频模块(频带利用率为RcP F ,本系统设定为 2. 56bitP sP Hz) 。确定信道编码与OFDM调制采用 DSP芯片 C5413 编程处理完成 ,而上变频则采用altera 公司的 FPGA 专业芯片实现。FPGA和DSP通过 EMIF端口使用数据带相连。

2 　FPGA的设计与实现

2. 1 　上变频模块的理论设计与硬件选择

上变频模块需将调制好的信号从基带频率搬移到射频 ,跨度较大 ,为降低硬件实现难度 ,设计中将整个上变频过程分为两级 ,前一级由数字实现 ,通过I、 Q 支路的正交混频 ,将基带信号中心频率搬移到中频 f I 后送往DP A ;后一级经由滤波器滤波后二次模拟混频到射频 f T ,最终由天线发射。

　　本文的硬件设计主要集中在前一级。虽然经空时编码后各路信号并不相同 ,但对数字上变频的要求是一致的 ,可采用相同的硬件设计 ,所以 ,本文的叙述均以一路信号为例。

图2为典型的数字上变频原理框图,OFDM调制后的基带信号带宽为 F ,从频率轴上看, F为正轴频谱宽度,基带信号是负轴频谱为零的复信号,其采样率为 f s ,分为 I ,Q两个支路信号,均为带符号二进制数。两路信号通过数据带串行输入,每一个时刻输入一个支路的16位二进制数据(为避免传输过程中发生错位,设计后15位为支路数据,最高1位表示支路属性) ,故输入时钟变为2f s。

图中 cos ( nωc ) 和 sin ( nωc ) 两个正交载频由数控振荡器NCO产生。为完成混频中的相乘运算,两个支路信号需分别经 N 倍内插滤波,使采样率变为fν = f s ×N 和载频采样率保持一致。

由上可知内插系数 N ,混频载波频率 f c 等重要参数直接影响着整体设计,确定这些系数的要求为:①为简化硬件设计,内插系数 N 最好为整数,若为分数 ,分子分母均不宜过大,内插后的采样频率满足fν = f s ×N ; ②为完成混频乘法运算,载波采用同样的采样率 ,故须有 fν ≥2f c 以满足奈奎斯特采样定律; ③正交混频后,低通滤波器的通带范围内只有一个周期的信号频谱,其他周期延拓的频谱落到带外且均被滤除, 考虑到滤波器 f d 的过渡带 , fν -( f c + B) 3 2 ≥f d ; ④尽量使fν是f c的整数或有限小数倍 ,简化数控振荡器NCO设计; ⑤为减小FPGA的运算时延,设定的 fν应该越小越好。

为描述直观方便,本文仿真中拟定一组数据作为参考值。假定输入的基带信号带宽为 200kHz ,采样率为320kHz ,内插系数定为 75 倍 ,则插值滤波后的采样率变为 24MHz , 设定正交载频频率为10. 6MHz。这组参考值下的频谱变换图如图3所示。根据系统运算量估计和成本预算 ,最终选用CYCLONE II系列 EP2C8T144芯片实现。

2. 2 　使用QUARTUS进行硬件设计

根据本文中的参考值进行设计。I ,Q 支路串行输入后 ,需经串并变换分两路输出。这里采用由640kHz时钟驱动的深度为 16 位的 FIFO 做为缓冲器 ,数据读入 FIFO 后 ,根据数据最高位可判断是 I支路还是Q支路 ,采用320kHz的时钟读出数据传至对应的插值器。为保证插值滤波器的运算速度 ,采用无须乘法运算的多级级联积分梳状(CIC)滤波器。经电路变换 ,插值器可移至梳状模块和积分模块之间。为减小旁瓣 ,采用3级级联。整个滤波过程中 ,两支路数据的二进制位数需要适量增加以确保相加运算不造成溢出 ,权衡保持精度、防止溢出和尽量减少运算量 ,最终采用二进制位数分级递增方法 ,3 级CIC输入输出位数按 2 位递增 ,最终输出采用舍尾法恢复15位精度。

数控振荡器NCO由24MHz时钟驱动 ,采用查表法产生两路正交载波 ,具体可用步长为 5 的模 16 累加器计算查表地址 ,4 位地址 16 位深度的正弦表完成查值。正交混频则可用乘加器实现 ,最终保留 14位有符号数据精度用于输出到DP A芯片。整个设计中用到了320kHz ,640kHz和24MHz 三种不同的时钟 ,均由 48MHz 主时钟经整数倍变换而得 ,用计数器即可生成 ,方法不再赘述。

以上模块中 ,NCO ,时钟生成模块和数据精度控制模块由VHDL 硬件描述语言编程实现 ,其他模块采用QUARTUS提供的各功能子模块搭建完成。经QUARTUS软件编译后 ,使用计算机仿真可得各数据的矢量波形图和 RTL 级结构图。软件综合分析 ,会自动总结出的硬件资源使用情况。从表 1 可见 ,选用 EP2C8T144芯片是比较合适的。